CMOS圖像傳感器技術演進路線從前照式（FSI）、背照式（BSI）到堆棧式，背照式技術正逐漸成為中高端CMOS圖像傳感器主流技術。

背照式CMOS圖像傳感器是把光電二極管放到微透鏡、彩色濾波片下面，而原先的金屬布線層則放到了光電二極管之后。相比前照式CMOS圖像傳感器，這種結構不僅增加了單位像素獲得的光量，還有效抑制了光線入射角變化引起的感光度下降。但是，背照式CMOS圖像傳感器的制造工藝涉及晶圓的正面和背面，比前照式CMOS圖像傳感器復雜，帶來的可靠性退化問題一直無法完全避免。

上圖中，圖（a）和圖（b）：分別為前照式CMOS圖像傳感器和背照式CMOS圖像傳感器結構；圖（c）：前照式和背照式CMOS圖像傳感器制造工藝流程對比

近期，意大利晶圓代工廠LFoundry和意大利羅馬大學（Sapienza University of Rome）在IEEE Journal of the Electron Devices Society期刊上發表一篇論文《背照式CMOS圖像傳感器性能和可靠性退化》（Performance and reliability degradation of CMOS Image Sensors in Back-Side Illuminated configuration）指出，在特定的失效模式下，前照式CMOS圖像傳感器的壽命是背照式CMOS圖像傳感器的150~1000倍。當然，可能還有許多其它失效因素掩蓋了這一巨大差異。

文中介紹了背照式CMOS圖像傳感器晶圓級可靠性專用測試結構（設計在管芯劃片槽內）的系統特性。在工藝流程的不同步驟進行噪聲和電學測量，結果明確表明背照式CMOS圖像傳感器制造工藝的晶圓倒裝、鍵合、減薄和通孔（VIA）開孔等步驟會導致類似氧化物供體的邊界陷阱的形成。相對于傳統的前照式CMOS圖像傳感器，這些陷阱的存在會導致晶體管電性能下降，改變氧化層電場和平帶電壓，對可靠性產生嚴重影響。TDDB（時間相關介質擊穿）和NBTI（負壓偏置下的溫度不穩定性）測量結果證明了邊界陷阱對壽命的影響。

在背照式CMOS圖像傳感器劃片槽內設計的晶體管（Tx）位置示意圖

TDDB測試溫度為125℃，在N溝道晶體管柵極施加+7V ~ +7.6V的應力電壓Vstress。在每個Vstress條件下均測試了多個樣本，依據標準JEDEC JESD92定義的三個標準測得時變擊穿（the time-to-breakdown）數值。對于每種應力條件，時變擊穿數值的韋伯分布給出了相應的失效時間（TTF），失效時間與應力電壓分布采用對數-對數標度，在柵極工作電壓下的壽命用冪律模型（E模型）推斷。

NBTI測量溫度為125℃，在P溝道晶體管柵極施加的Vstress為-3V ~ -4V，并測試了幾個晶體管。依據標準JEDEC JESD90，壽命定義為使額定閾值電壓VT改變10%所需的應力時間。VT變化值與應力時間的關系遵循冪律模型，可以推斷出柵極工作電壓下的壽命。

噪聲和電荷泵浦測量結果表明，在背照式CMOS圖像傳感器柵極氧化層中存在類似供體的邊界陷阱，不會出現在前照式傳感器中。陷阱密度隨著與界面的距離呈指數變化，當距離為1.8 nm時陷阱密度達2 x 101? cm?3。通過在不同制造工藝步驟進行電學參數測量，可以發現，邊界陷阱產生于晶圓背面工藝中，包括晶圓倒裝、鍵合、減薄和通孔（VIA）開孔。

圖a）：在背照式CMOS圖像傳感器工藝流程不同站點測量的ID-VG曲線，背面工藝后（紅色曲線）和背面工藝前（黑色曲線）；圖b）：用TCAD軟件模擬氧化層中分布有正電荷時的ID-VG曲線（紅色）和無正電荷時的ID-VG曲線（黑色）。

圖a）：在背照式CMOS圖像傳感器工藝流程不同站點測量的IG-VG曲線，背面工藝后（紅色曲線）和背面工藝前（黑色曲線）；圖b）：在VG為+ 1V時，電荷質心位于距離硅/二氧化硅界面1.7 nm處的柵極能帶圖（紅線），無電荷時的柵極能帶圖（黑色）。

陷阱會改變背照式CMOS圖像傳感器的氧化層電場和平帶電壓，這個效果與在距離界面1.7 nm處施加了1.6 x 10?? C/cm2的正電荷一樣，從而改變了漏極和柵極電流曲線。