日益發(fā)展的技術(shù)對(duì)芯片電壓測(cè)試的挑戰(zhàn)

隨著5G、車聯(lián)網(wǎng)等技術(shù)的飛速發(fā)展，信號(hào)的傳輸速度越來(lái)越快，集成電路芯片的供電電壓隨之越來(lái)越小。早期芯片的供電通常是5V和3.3V，而現(xiàn)在高速IC的供電電壓已經(jīng)到了2.5V、1.8V或1.5V，有的芯片的核電壓甚至到了1V。芯片的供電電壓越小，電壓波動(dòng)的容忍度也變得越苛刻。對(duì)于這類供電電壓較小的高速芯片的電壓測(cè)試用電源噪聲表示，測(cè)求要求從±5%到 ±-1.5%，乃至更低。

如果芯片的電源噪聲沒(méi)有達(dá)到規(guī)范要求，就會(huì)影響產(chǎn)品的性能，乃至整機(jī)可靠性。因此工程師需要準(zhǔn)確地測(cè)量現(xiàn)代電路產(chǎn)品中的芯片電壓的電源噪聲。

芯片電源噪聲的特點(diǎn)

更小幅度，更高頻率

以往電源噪聲的要求維持在幾十mV的量級(jí)，而隨著芯片電壓的降低，很多芯片的電源噪聲已經(jīng)到了mV的量級(jí)，某些電源敏感的芯片要求甚至到了百uV的量級(jí)。直流電源上的噪聲是數(shù)字系統(tǒng)中時(shí)鐘和數(shù)據(jù)抖動(dòng)的主要來(lái)源。處理器、內(nèi)存等芯片對(duì)直流電源的動(dòng)態(tài)負(fù)載隨著各自時(shí)鐘頻率而發(fā)生，并可能在直流電源上耦合高速瞬態(tài)變化和噪聲，它們包含了1 GHz以上的頻率成分。

因此與傳統(tǒng)的電源相比，芯片電源的噪聲具有頻率高/幅度小等特點(diǎn)，這就為了工程師準(zhǔn)確地測(cè)得芯片的電源噪聲帶來(lái)了挑戰(zhàn)。

表1：傳統(tǒng)電源和芯片電源頻率和噪聲范圍

電源分布網(wǎng)絡(luò)（PDN）引入的噪聲干擾

為了保證電路上各個(gè)芯片的供電，電源分布網(wǎng)絡(luò)（PDN）遍布整個(gè)PCB。如果電源分布網(wǎng)絡(luò)靠近時(shí)鐘或者數(shù)據(jù)的PCB走線，那么時(shí)鐘/數(shù)據(jù)的變化會(huì)耦合到電源分布網(wǎng)絡(luò)上，也會(huì)成為電源噪聲的來(lái)源。在這種情況下，工程師還需要定位電源噪聲的來(lái)源，以便后續(xù)調(diào)整PCB的布局和布線，減少PDN網(wǎng)絡(luò)受到的干擾。

圖2：時(shí)鐘，數(shù)據(jù)傳輸線耦合到電源分布網(wǎng)絡(luò)的干擾

影響電源噪聲測(cè)試準(zhǔn)確性的因素

示波器是電源噪聲測(cè)試的重要儀器。為了能夠準(zhǔn)確地測(cè)量GHz帶寬內(nèi)mV級(jí)別的電源噪聲，并定位干擾電源分布網(wǎng)絡(luò)的噪聲來(lái)源，需要考慮如下因素：示波器的底噪，探頭的衰減比，示波器的偏置補(bǔ)償能力，探頭的探接方式，以及示波器的FFT能力等等。  

示波器底噪

圖3：示波器底噪對(duì)電源噪聲測(cè)試結(jié)果的影響

探頭的衰減比

目前最常用的500MHz帶寬的無(wú)源探頭的衰減比為10:1，其會(huì)放大示波器的底噪，影響電源噪聲測(cè)試的不確定性。

如果用傳統(tǒng)的衰減比為1:1的無(wú)源探頭，可以避免放大示波器的底噪。但是這種探頭的帶寬一般在38MHz，無(wú)法測(cè)到更高頻率的電源噪聲。同樣會(huì)影響電源噪聲測(cè)試的不確定性。

所以，為了準(zhǔn)確測(cè)量電源噪聲，需要一款衰減比為1:1，帶寬到GHz的探頭。

圖4：頭的衰減比對(duì)電源噪聲測(cè)試的影響

示波器的偏置補(bǔ)償能力