高濱老師進一步分享說，人工智能對器件性能的要求很復雜，不是單純把器件阻值調穩，就能達到系統要求。如加速一個深度神經網絡，它的卷積層、全連接層等各種層，其實對器件的性能要求都不一樣。器件的指標很難抽象到具體的數值標準，以保證芯片設計的好壞。

比較全新的一個概念就是做陣列測試。不一樣的算法模型解決不一樣的數學問題，從底層的設計是有區別的，對器件的要求也不一樣。所以在小規模的陣列上，去做測試和研究，是有助于做器件的優化的。

圖為一個 4X4 1T1R 陣列測試框圖。從框圖可以看出，陣列測試不僅測試硬件連接復雜，其控制流程及測試序列更需要定制。

高濱老師特別強調說：“不過最好還是要落實到器件上去做優化。去調整器件里面電子、離子的輸運，最后去看整體算法的效果。這其實就是系統和器件之間的協同發展。”

而在新器件工藝上，當前摩爾定律正面臨極限挑戰，一個方向是繼續“延續摩爾定律”。國際上幾大公司，都還在不斷研究新的先進工藝，如堆疊三維基層晶體管。但門檻太高，能做的企業寥寥無幾。

高濱老師分享說：“目前另一個新的方向是單片三維集層，它與現在較熱的 chiplet，其實是平行路線。具體做法是，在一個襯底上盡量把很多器件三維堆疊起來。相對chiplet，其器件間的帶寬會更高。這是一個新的趨勢，可用新型 TFT 材料、薄膜氧化物、二維材料等嘗試做成后端兼容器件。”

面向傳統存算分離架構制約算力提升的重大挑戰，去年十月，清華大學吳華強、高濱團隊成功研制出了國際首顆支持片上學習的憶阻器存算一體芯片，提出了一種適于憶阻器實現高效片上學習的新型通用神經網絡算法和STELLAR架構，有效實現大規模模擬型憶阻器陣列與CMOS的單片三維集成，并成功演示了圖像分類、語音識別和控制任務等多種片上增量學習功能。該成果通過算法、架構、集成方式的全流程協同創新，展示出高適應性、高能效、高通用性、高準確率等特點，為發展高算力芯片探索出了一條創新路徑。

憶阻器的發展趨勢

在新興的信息時代，發展和探究憶阻器的各種性能刻不容緩。憶阻器全稱記憶電阻，是一種具有電荷記憶功能的非線性電阻，于1971年，由加州大學伯克利分校的華裔科學家蔡少棠教授提出。蔡教授從電路完整性角度出發，從數學上推導出憶阻器的概念。

憶阻器是神經元網絡的核心器件，它為發展信息存儲與處理融合的新型計算體系架構，突破傳統馮·諾伊曼架構瓶頸，提供了可行的路線，其性能直接影響神經元網絡的計算能力。

憶阻器的發展有三個階段：

第一個階段主要做存儲；

第二階段，就是現在做的存算一體，加速人工神經網絡的；

第三便是類腦計算，不過它本質還是憶阻器，因為它需要利用憶阻器的一些動力學特性。憶阻器主要是調節內部的離子輸運，存算一體更多是利用它的靜態過程。未來還可以利用電離子的很多動態過程，去做更像神經元的一些行為。

憶阻器也是目前材料和電子領域的研究前沿和熱點。其中，氧化物材料在憶阻器研究中具有重大價值。高濱老師分享說：“雖然對于氧化物憶阻器目前看似已經到了發展的瓶頸期，但未來，還是有好幾個突破點的。”

據高濱老師分享，可靠性和密度是非常值得關注的方向。

可靠性。一個器件能調節出很多個穩定的電路狀態，叫多比特存儲。只有做到多比特存儲，很多計算的效率才能提高。而多比特存儲，目前最高阻和最低阻都比較穩定。但中間阻態，由于原子分布的形貌比較特殊，就沒那么穩定，這很大程度就限制了憶阻器的應用。如何把中間阻態做穩定，本身是一個科學問題。以及如何同時去監測中間阻態，對測試也提出了很大的挑戰。