近日，北京大學彭練矛院士/張志勇教授團隊造出一款基于陣列碳納米管的 90nm 碳納米管晶體管，具備可以高度集成的能力。

圖 | 張志勇（來源：張志勇）

這意味著在 90nm 及以下技術節點的數字集成電路中，碳納米管半導體具備一定的應用潛力，同時這也為進一步探索全碳基集成電路提供了深入見解。

對于相關論文審稿人評價稱：“研究人員展示了面積小于 1 平方微米的 6 管 SRAM 單元，是新型集成電路技術的里程碑。”

研究中，通過利用該團隊此前研發的碳納米管陣列薄膜，以及借助縮減晶體管柵長和源漏接觸長度的手段，課題組制備出柵間距（CGP， contacted gate pitch）為 175nm 的碳納米管晶體管，其開態電流達到 2.24mA/μm、峰值跨導 gm 為 1.64mS/μm。相比 45nm 的硅基商用節點器件，該晶體管的性能更高。

（來源：Nature Electronics）

基于此，該團隊根據業界的集成度標準，制備一款靜態隨機存取存儲器單元（SRAM，Static Random-Access Memory），其整體面積僅有 0.976 平方微米，包含 6 個晶體管（6T）。

在主流的數字集成電路技術中，SRAM 單元面積是衡量實際集成密度的重要參數。盡管大量研究都曾演示過碳納米管或低維半導體材料的 6T SRAM，但是它們的單元面積遠遠大于硅基 90nm 節點的 SRAM 單元，在集成度依然有待提高。

而該課題組首次采用非硅基的半導體材料，造出整體面積小于 1 平方微米的 6-T SRAM 電路，這表明碳基數字集成電路完全可以滿足 90nm 技術節點的集成度需求。

（來源：Nature Electronics）

在此基礎之上，該團隊進一步探索了碳基晶體管縮減的可能性，證明按照嚴格的工業門標準，完全可以將碳基晶體管縮減到亞 10nm 的技術節點。

考慮到低維半導體器件在接觸電阻的時候，會讓電阻隨著接觸長度的縮減而出現急劇增大，這會讓器件的整體尺寸無法縮減。

為此，課題組提出全接觸的結構，結合側面接觸和末端接觸的載流子注入機制，讓器件不僅表現出更低的接觸電阻，并能擁有更弱的接觸長度依賴性。

基于全接觸的結構，該團隊嘗試將碳管晶體管 CGP 縮減至 55nm，這對應著硅基晶體管中的 10nm 技術節點。與此同時，這款碳管晶體管的性能卻優于基于硅基的 10nm 節點的 PMOS 晶體管。

（來源：Nature Electronics）

本次成果同時展示了碳納米管晶體管在性能和集成度上的優勢，結合其工藝簡單、低功耗以及適合單片三維集成的特點，將讓碳納米管晶體管技術在高性能數字集成電路領域中發揮重大優勢，從而成為一種通用的芯片平臺技術，進而有望用于高性能計算、人工智能、寬帶通信、智能傳感等領域。

據了解，集成電路的主要發展方式是通過縮減晶體管尺寸提高性能和集成度，同時降低功耗和制造成本。為了繼續推進集成電路的發展，針對未來電子學的核心材料、器件結構以及系統架構，學界和業界進行了廣泛探索和深入研究。

其中，最受關注的方式是：采用超薄、高載流子遷移率的半導體，來構建包括二維半導體材料、一維半導體納米線和碳納米管等 CMOS（Complementary metal Oxide Semiconductor，互補金屬氧化物半導體）器件，這些器件比硅基晶體管具有更好的可縮減性和更高的性能。因此，一直以來人們使用這些器件來構建納米晶體管。

目前，碳納米管晶體管已經展現出超越商用硅基晶體管的潛力，在數字集成電路應用中被寄予厚望。

然而，多數研究僅僅關注器件的柵長縮減，并未真正展現碳納米管晶體管在集成度上的潛力。而集成電路關注的主要技術指標是多方面的，包括性能、功耗和集成度。